一、0.6μm CMOS工艺串行接口电路设计（论文文献综述）
单程奕[1]（2021）在《28nm工艺FPGA的嵌入式19M-800MHz可配置电荷泵锁相环设计研究》文中提出随着技术的不断进步,关键领域对亿门级FPGA的需求不断提高,因此本课题基于28nm CMOS工艺设计了一款亿门级FPGA,晶体管数量达到了上亿个,这使得时钟的相位差、延时和抖动的影响愈加显着。同时,为了应对愈加复杂的应用场景,亿门级FPGA中嵌入了多个IP核来实现各种功能,而各个IP核之间不同的时钟频率对于时钟模块提出了更高的要求,传统的调整时钟延时的方法,比如时钟树和缓冲器等等,已经难以应对这样复杂的局面,无法提供高质量的时钟来满足需求,所以需要专用的模块来进行时钟管理。为了满足亿门级FPGA的时钟需求,本文设计了一款应用于FPGA的可编程嵌入式锁相环,作为时钟管理模块,为亿门级FPGA提供低抖动、宽频率的时钟信号。本文首先介绍了FPGA和锁相环的发展历史,接着分析了锁相环的工作原理,电路特性以及设计需求,进行了锁相环的s域建模,并对电荷泵锁相环的环路特性以及噪声特性等进行了分析。在理论分析的基础上,本文设计了作为FPGA中的时钟管理单元的锁相环模块,包括动态重配置电路、鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、分频器和预启动电路等。本文设计的锁相环的创新性主要体现在以下三个方面:首先为了满足亿门级FPGA中嵌入的多个IP核的时钟需求,本文在设计的锁相环中的多个模块中采用了可配置设计,比如鉴频鉴相器、电荷泵、环路滤波器、锁定检测电路、分频器等,可以根据需要灵活调整锁相环的锁定速度、锁定条件、输出信号的各个属性等;其次为了应对亿门级FPGA复杂多变的应用场景,本文的锁相环还设计了基于SRAM单元阵列的动态重配置电路,通过读/写信号与地址信号来完成指定SRAM单元存储信息的修改,实现了在不影响其他FPGA模块工作下的锁相环的重新配置,大幅度提升了锁相环的灵活性;最后,为了满足亿门级FPGA对于锁相环更快锁定速度的需求,本文设计的锁相环加入了预启动机制,利用锁相环完成配置到参考信号进入环路的这段时间,使压控振荡器提前开始振荡,减少了锁定时间。本文基于28nm CMOS工艺完成了锁相环的电路设计、版图设计、仿真测试与板级测试,结果证明锁相环可以正常工作,锁相环可接收的输入时钟频率范围为19MHz-800MHz,输出时钟频率范围为6.25MHz-800MHz,输出时钟的分频比、占空比和相移均可以按照需要正确配置,锁定时间远小于指标值100μs,最大输出时钟抖动为455ps@6.25MHz,锁相环可以正确实现动态重配置,各子模块性能均满足指标,鉴频鉴相器的接收频率范围为19MHz-450MHz,压控振荡器的振荡频率达到800MHz-1600MHz。
曲振华[2]（2021）在《CMOS图像传感器高速接口收发器设计》文中研究说明Ser Des（Serializer/Deserializer,序列化器与反序列化器或者串行器和解串器）是一种时分多路复用（TDM）、点对点（P2P）的串行通信技术。即在发送端多路低速并行信号被转成高速串行信号,经过传输媒体（光缆或铜线）,最后在接收端高速串行信号重新转换成低速并行信号。该项技术充分利用了传输媒体的信道容量,减少所需的传输信道和器件引脚数目,从而大大降低通信成本,因此成为高速串行接口设计的主流方案。本课题在对多种Ser Des架构进行深入理解的条件下,从所要解决的实际应用问题角度出发,根据系统设计目标确定了合适的Ser Des结构,最终设计并实现一种能够应用于图像传感器系统高速串行通信接口的收发器电路。CMOS图像传感器高速串行接口收发器发送端包括并串转换模块、驱动模块、时钟控制模块、及其外部偏置模块等。其中,并串转换模块将编码后的10位并行信号转换为1位串行信号,最终通过接口驱动电路将其高速差分地传输到其他外部系统并被接收器接收。本文介绍了几种常见的高速Ser Des发送端驱动电路结构、阐明了工作原理、分析了各自的优缺点。此外,对并串转换结构和模块内的基本单元电路TSPC触发器结构进行了分析和总结。本论文所设计的Ser Des发送器驱动电路基于SLVS（Scalable Low-Voltage Signal）结构,相比于CML（Current Mode Logic）降低了功耗而且不使用电感,相比传统LVDS（Low-Voltage Differential Signaling）进一步降低了输出差分信号的共模电压,也进一步降低了输出电流减少功耗,采用负反馈技术实现共模电平控制,在核心驱动电路部分通过模型等效分析的方法进行结构化简,减少了晶体管数量,完成驱动电路的设计。采用SMIC 0.18μm标准CMOS（Complementary Metal Oxide Semiconductor）工艺,设计出一种基于SLVS驱动结构的高速接口发送端电路并完成接收器电路设计。在对划分出的各模块电路的充分分析之后进行具体电路设计。通过前仿,分别验证了发送端各模块、整体电路以及接收器的设计合理性,可以实现接收并处理1.25GHz差分时钟信号和2.5GHz数据信号,然后进行版图绘制和后仿。设计指标输出直流差分电平,输出交流差分峰-零值电平,输出直流共模电平,驱动电流等参数均满足协议要求和系统目标需求。
许强[3]（2021）在《低功耗LVDS收发器及高速CML发送器的设计》文中认为近年来,随着通信、网络、集成电路领域的高速发展,对于数据的传输量和传输速度都有了更高的要求。但传统接口电路受技术所限,已经无法满足高速信号传输的需求。为解决这一问题,低压差分信号（Low Voltage Differential Signaling,LVDS）接口技术和电流模逻辑（Current Mode Logic,CML）接口技术应运而生。本文基于SMIC 180 nm CMOS工艺,分别设计了一种低功耗LVDS收发器和一个高速CML发送器。在LVDS收发器的设计中,发送器使用电流源驱动结构,使用3.5 mA的驱动电流,在100Ω匹配电阻上获得350 mV的差模电压。为了获得稳定的驱动电流,使用正负温度系数补偿的方法设计了一种基准电流源电路。同时,还设计了一种基准电压源电路,稳定发送器输出信号的共模电平,以保证传输信号的稳定性。此外由于发送器使用恒流源驱动,发送器在使能关闭状态仍存在电流的通路,因此为了有效降低芯片的功耗,还设计了一种衬底电位控制电路,通过动态控制晶体管的衬底电位,减少关闭状态下漏电,降低实际功耗。为了拓宽输入共模电平的范围,设计了一种互补差动轨到轨（Rail-to-Rail）型接收器电路,使用NMOS差分对和PMOS差分对并联,从而拓宽共模电平的输入范围,使接收器电路在较大的共模输入范围内具有比较稳定的输出。本文所设计的低功耗LVDS收发器电路版图面积为1420μm×1150μm,后仿真结果表明:在3.3 V的工作电压下,传输速率可达800 Mbps,整体功耗为120.8 mW,输出差模电压范围为280 mV～400 mV,满足设计指标要求。在CML发送器的设计中,采用预驱动模块对信号进行预处理,主驱动模块中加入2抽头有限长单位冲激响应滤波器（Finite Impulse Response,FIR）滤波器,对信号进行预加重,降低信号在高频传输时的损耗。使用AC耦合的方式对发送器输出信号进一步处理,使输出符合LVDS电平标准。仿真结果表明,该电路最大信号传输速率可达2.5 Gbps。
许栋梁[4]（2021）在《基于硅基光电微显示像素阵列的驱动电路设计》文中研究说明微显示技术是近几十年来随着电子信息化进程加快而兴起的显示技术,它凭借微型化、轻重量和高分辨率等独到之处,已成熟运用在军工技术、医疗卫生、交通通讯等领域。其中,采用成熟的CMOS集成电路工艺制作的LED微显示器件更具特色,是一种集成了微电子器件、光电系统和集成电路等的综合性器件,具有极为广阔的发展前景。本文立足于与标准CMOS技术完全兼容的硅基光源,基于使用该光源的光电微显示像素阵列而设计了一套完整的微显示驱动系统对其进行显示驱动,最终通过FPGA生成时序对显示产品进行验证。本文主要工作如下:（1）本论文讲述了微显示技术尤其是LED微显示技术的研究进程,通过研究硅基光源的发光机制,并以此使用0.18μm标准CMOS技术研制了一种新型硅LED产品。该新型光源为三端器件,工作在PN结反向偏置状态,栅极电压可以调控其发光强度,本论文详细介绍了其发光机制。同时通过流片验证了芯片的相关性能,该新型光源材料仅仅使用了硅,因此反向偏置击穿时会发出黄色可见光,发光性能良好。（2）本论文基于此新型硅基光源制作了像素结构及行列驱动电路设计。像素结构驱动方式采用半有源驱动,可以极大的节省阵列面积。基于像素结构的工作过程,完成了其阵列设计和SPI协议的时序驱动,并使用数字IC设计流程进行仿真验证和综合。（3）本论文对设计的光电微显示阵列进行了芯片封装,同时制作了其专用的PCB测试板。此驱动电路PCB板能自由选择FPGA串行通信接口或者USB串行通信接口,同时带有电平转换电路,能充分保证微显示阵列芯片的正常工作。（4）本论文选择Xilinx公司的Spartan-6 FPGA开发板,使用提供的配套设计分析工具Plan Ahead完成全部的FPGA时序逻辑设计与仿真验证。然后我们对整个驱动电路系统进行系统验证,检验发现微显示阵列能完全正常工作。最后还做了包括功耗、刷新率和发光强度等性能测试。其结果证明了本课题所设计的微显示阵列显示性能卓越,完成了本课题的研究目标。
展永政[5]（2021）在《面向100G/400GbE的有线传输链路关键技术研究与实现》文中提出随着大数据中心、8K/4K高清视频、AR/VR、物联网（Io T）以及5G云服务等新型互联网业务的快速发展,对网络通信数据带宽的需求越来越高,直接推动着以太网传输速率从40Gb/s、100Gb/s到400Gb/s、甚至1Tb/s的演变。2010年100G以太网标准IEEE802.3ba正式颁布,2017年12月,400G以太网标准IEEE802.3bs也获得通过,标志着以太网向更高速度迈进。然而,在传输速率不断提升的同时,有线传输链路中信号完整性也面临越来越大的挑战,对链路建模、均衡、纠错和交织及关键芯片的设计与实现提出更高的要求。本文通过建模仿真、理论推导及电路设计与实现,深入研究400G以太网有线传输链路中的关键技术,促进高速通信系统、通信芯片及相关领域的研究、开发和应用。本文简要介绍了100G和400G以太网（400GbE）的标准IEEE802.3bj和IEEE802.3bs,从物理层体系结构入手,重点介绍了物理编码子层和物理介质连接子层的主要功能和工作原理。针对400GbE的PAM4有线传输链路,本文构建了基于输入输出缓冲区信息规范（IBIS）模型和算法模块接口（AMI）扩展模型的链路仿真平台,其中考虑了器件封装、抖动和串扰等非理想损耗因素;在此基础上,通过对误码率（BER）性能的仿真,分析了PAM4串行链路的信号完整性问题,同时仔细评估了前向纠错（FEC）对链路性能的提升作用,表明10-15误码率下FEC最大可提供7.25d B的编码增益,为后续章节的研究提供理论和设计依据。针对NRZ/PAM4等高速有线传输链路中判决反馈均衡器（DFE）的错误传播现象,本文在分析DFE错误传播的原理基础上,建立了以突发错误长度为函数的突发错误累计概率分布模型,推导了不同均衡配置下错误传播的概率分布公式,以分析和评估DFE错误传播对链路性能的影响。并基于此模型,结合实际信道对不同长度突发错误对BER的影响进行了仿真研究,结果表明理论分析与仿真结果吻合。为进一步增强400GbE有线传输链路中FEC的纠错能力,本文对适用于高速链路的多种FEC交织方案进行了分析研究,并从FEC符号错误概率、BER性能及硬件复杂度等性能折中的角度出发,提出了一种有效的预交织比特复接方案,此方案提供的交织增益约为0.32d B@BER=10-7,为400GbE物理接口（PHY）的设计提供了理论指导。本文基于0.18μm CMOS工艺设计了高性能带有模拟自适应电路的DFE,以自动适应传输信道的变化。为了实现高速和低功耗,DFE的主体电路采用半速率结构,而最小均方（LMS）算法采用模拟方法实现。通过对由乘法器和积分器构成的模拟LMS电路的参数及版图优化,实现了自适应电路在收敛特性、稳定性和误差方面的良好折中。测试结果表明,当自适应开启时DFE能够对4 GHz奈奎斯特频率时损耗为12 d B的信道进行有效补偿,垂直张开度和水平张开度分别达到275.5 m V和72 ps,均衡效果明显优于自适应关闭时。针对400GbE,本文设计实现了其物理接口PHY中带PRBS的交织电路以及高速低抖动的电荷泵锁相环（CPPLL）电路。为了提高PRBS生成器的工作速度,本文采用特征多项式并行化和逻辑展开方法,设计实现了40路并行的PRBS生成器,而32×40的行列交织器利用移位寄存器实现。本文CPPLL中的鉴频鉴相器（PFD）采用动态+与门结构,在消除鉴相死区的同时尽可能地减小盲区范围,提高了工作速度和线性输入范围。电荷泵不仅采用级联结构和增益提升技术提高输出电阻,而且采用对称的信号传输路径,减小了电流失配。压控振荡器（VCO）采用顶部电流偏置的互补交叉耦合LC谐振网络,在保证良好噪声性能的同时实现了较大的调谐范围。另外,低速二分频器采用带有上拉PMOS管的动态锁存器结构,以降低功耗和面积,高速二分频器采用SCFL锁存器结构以满足自谐振频率高的要求。测试结果表明,带并行PRBS的交织电路的时钟工作频率能够达到1.3GHz,信号速率高于40Gb/s。CPPLL的锁频范围为10.6～12.5GHz,峰峰抖动和RMS抖动分别为6.6ps和886.2fs,电源电压1.2V下功耗为55.2m W。最后,本文基于65nm LP工艺设计了25Gb/s 16:1复接器,其中高速复接单元采用电流模（CML）逻辑,低速复接单元采用功耗较小的CMOS逻辑,还采用多相时钟机制省去了多余的触发器,达到了速度和功耗的良好折中。CMOS-CML逻辑转换电路采用传输门和交叉耦合CMOS反相器,使得波形更加对称,抑制了共模噪声。仿真结果表明,复接器的输出信号的水平张开度达到0.91UI,且功耗为32.7m V。本文针对高速有线传输及相关收发芯片的研究,对高速以太网的应用具有重要的理论和实际意义,所取得的研究成果,在一定程度上填补了我国串行链路信号完整性研究的空白,有力地促进了我国高速有线通信及集成电路设计的发展。
袁晓伟[6]（2020）在《基于UVM的JESD204B高速串行接口的设计与实现》文中研究说明时下第五代移动通信技术5G成为全球焦点,而超高速的数模转换器（Digital to Analog Converter,DAC）以及模数转换器（Analog to Digital Converter,ADC）的采样率、分辨率和传输速度是影响5G通信技术里高数据速率等高性能目标的关键因素,固态技术协会（JEDEC）推出的JESD204B高速数据传输接口可以解决DAC/ADC芯片的传输速度,使之拥有更高的采样率,实现高性能和低功耗的设计需要。为了提高带有确定性延迟数据的传输速度及增大带宽,实现数据的快速准确,对基于 40nm CMOS（Complementary Metal Oxide Semiconductor）工艺数字标准单元库的一款8GS/s 14-bit DAC芯片采用8通道的JESD204B接收器设计实现高速接口的数据传输。该JESD204B接收端接口实现每通道16位数据输出,工作时钟是500MHz,接收器版图面积为2.06mm2,完成的主要工作如下:（1）JESD204B接收端高速接口的设计实现,包括对于端口的定义、模块的组成划分、工作原理及Verilog代码的编写实现,并对接收端顶层电路、数据传输电路进行设计叙述。（2）对JESD204B接收端接口设计进行UVM（通用验证方法学,UniversalVerification Methodology）仿真环境搭建,进行环境配置,激励通过控制接口传递至JESD204B接收端设计,对实现的功能进行仿真验证,通过仿真数据验证了设计的功能正确。（3）对JESD204B接收端设计及其它数字电路进行数字后端版图设计,包含逻辑综合和版图设计,通过时序及物理验证,最终流片。随后对8GS/s 14bit DAC芯片进行应用验证,在测试系统中通过8路JESD204B接口发送到DAC芯片,每路通道的最高传输速率为10Gbps。测试结果表明,该设计的功能符合要求,传输速率和工作频率均能满足协议规范。适合高速数据采集和传输的JESD204B接口,可以得到更好的传输质量、更高的传输速率,同时也可以减小封装的尺寸,推动国内高速接口技术的发展,从而保证DAC/ADC芯片往更高精度更高采样速率方向提升。所以本文采用JESD204B接口设计应用于5G高性能基站的高速高精度DAC芯片中,从整体上降低布板、布线成本和系统设计难度,同时也降低了功耗。
兰小东[7]（2020）在《JESD204B发送端高速串行接口在ASIC中的设计与实现》文中研究指明随着通信技术的飞速发展,模数转换芯片（ADC）和数模转换芯片（DAC）作为数字世界和模拟世界的桥梁,需求日益提高,芯片采样速率已经从过去的MS/s发展至GS/s,同时采样精度也从原来的6bits、8bits提升到了 10bits以上。更高的采样频率和更高精度的分辨率对芯片的传输速度要求更高,以往常用的LVDS（Low-Voltage Differential Signaling,低压差分信号）并行传输接口已经无法满足需求。原因在于LVDS接口最高传输速率为1.25Gbps,不能满足高速数据传输的要求;而且采用LVDS接口需要占用大量的芯片管脚和布线资源,容易产生串扰导致误码,同时也不利于芯片小型化的实现。为了满足高速数据传输的需求,JEDEC组织推出了专用于高速串行数据传输的JESD204B接口技术,JESD204B高速串行输出接口技术可以支持每个链路通道最高以12.5Gbps的速率进行数据传输,且支持确定性延迟功能,在国外受到了广泛关注。目前,国内对于JESD204B接口技术的研究仍处于起步阶段,且大多数处于基于FPGA（Field Programmable Gate Array,可编程门阵列）进行研究的阶段,很少有通过ASIC（Application Specific Integrated Circuit,专用集成电路）即芯片设计进行实现。为了满足高速高精度ADC芯片的传输需求,本文基于对JESD204B发送端接口技术的分析,通过Verilog语言进行行为级电路设计,设计了符合JESD204B要求的传输层及链路层相关电路,包括数据传输电路、同步对齐电路、编码电路以及相关控制电路等,将其应用于自主研发的3GS/s-12bit ADC芯片中,完成了相应的数字后端版图设计。ADC芯片共采用8个链路通道的方式,实现了每个链路通道以7.5Gbps的速率进行传输的设计要求,并基于40nm CMOS工艺完成流片。在完成流片后,本论文基于FPGA7K325T平台设计了相应的ADC的测试电路,对ADC的功能及性能展开了测试,从而验证了本论文提出的JESD204B电路的稳定性和可靠性,并设计了确定性延迟验证电路,成功对该功能进行了验证。本论文提出的JESD204B输出端接口电路的设计对于促进高速高精度数模转换芯片的研发有着十分重要的意义,可以有效提高传输速率,降低芯片功耗,同时,对后续JESD204C接口技术的研发也起到了一定的促进作用。
吴燕青[8]（2020）在《基于ESIstream协议的高速SerDes接口设计》文中研究指明目前,数据转换器（ADC/DAC）向着高速、高精度的方向发展,芯片千兆比特每秒（Gbps）的数据传输速率,对接口技术的要求越来越高。早期ADC/DAC数据的输入和输出端口通常采用并行传输技术,如CMOS接口和LVDS接口。但是并行传输技术已经开始满足不了现在高速ADC/DAC对数据传输速率的要求,因此,JEDEC固态技术协会制定了一款高速串行接口标准JESD204B。虽然该接口标准经过十几年的发展,采用该接口的ADC/DAC已经广泛应用在各领域,但是由于其技术标准复杂、链路延迟较高且硬件实现难度大,不利于该接口技术在军事、医疗、电子对抗和航空航天等特殊领域的应用。为解决这一问题,英国E2V公司制定并发布了一款新的高速串行接口标准—ESIstream（Efficient Serial Interface,高效串行接口）协议。采用该标准设计的接口,具有电路结构简单、低链路延迟、数据传输效率更高等优点。在对ESIstream协议深入研究的基础上,本文采用65nm CMOS技术设计实现了一款基于ESIstream协议的收发端电路。该接口电路的单通道数据传输速率为6.4Gbps,支持确定性延迟和多通道同步。本文首先介绍了数据转换器常用的接口技术,并分析了ESIstream接口相对于传统接口技术的优势及发展前景。接着对ESIstream协议内容进行了详细的解析,主要包括14B/16B编解码技术、加解扰技术、链路同步技术、多通道同步技术和确定性延迟技术。在深入理解了ESIstream协议规范的基础上,提出了一种适用于14位ADC/DAC协议层收发端电路的实现方法。电路采用14B/16B编解码算法降低数字电路设计的复杂度,将有效数据率提高到87.5%。加解扰器中LFSR采用斐波纳契结构和多项式(317+(33+1并行设计,相较串行设计降低了LFSR的工作时钟频率。最终设计的电路在Modelsim上完成接收端与发送端的功能验证,并在Design Compler平台采用TSMC 65nm工艺对电路进行综合,结果显示,在满足各项约束条件下电路在400MHz下可以正常工作,可达到单通道6.4Gbps的传输速度。
郑凯[9]（2020）在《超导纳米线逻辑器件的研究与应用》文中研究表明自1956年Dudley Buck首先提出cryotron的概念以来,低温超导器件经历了一个飞速的发展,基于RSFQ（Rapid Single Flux Quantum,RSFQ）的T触发器已经实现了最高频率为770 GHz的速度。在2014年,MIT基于cryotron的结构设计出一种新型的超导纳米线逻辑器件（nanowire crytron,nTron）而受到广泛的关注,其具有速度快、功耗低、高增益等优点,还具有驱动能力强和制备工艺简单等特点。这些优越的性能使得其能够在经典和量子通信、超导计算机、低温读出电路等诸多领域,有着越来越广泛的应用。nTron的工作特性也表明了它是一种具有数字逻辑功能的超导器件,因此它不但能够大规模集成用来设计复杂的超导数字电路,同时其输入输出特性也适合与现有的超导技术相集成。本文主要围绕超导纳米线逻辑器件展开,研究了nTron的工作机制,优化了nTron的设计结构和制备工艺,表征了nTron多重性能指标,并且利用nTron的原理结构设计和制备了“与”、“或”和“非”三种数字基础逻辑门单元。另外,本文还提出了多门控nTron新型结构,并且设计了nTron编码器,成功读取了SNSPD（Superconducting nanowire single-photon detector,SNSPD）阵列。主要的研究成果如下:1.利用软件对nTron器件进行模拟建模,仿真其工作特性和输入输出特性曲线,为合理使用nTron器件提供指导。搭建实验平台,提供了nTron的输入输出特性曲线的测试方法,实验数据验证了建模仿真结果,同时也为设计和优化nTron器件提供了重要的理论基础和技术保障。2.优化了nTron器件的结构,简化了制备工艺,并且设计出“与”、“或”和“非”基础逻辑门。在固定输入信号条件下,表征了nTron的时间抖动为33.3 ps;测得nTron最大工作速度为615.4 MHz;测得nTron增益为23.9;计算出nTron的功耗为19.7n W。测试结果表明nTron的速度远远大于典型的SNSPD的最大计数率,并且nTron能够被μA级幅值和ns级脉宽的输入信号所触发,表明了nTron器件能够被SNSPD响应光子信号所触发,测试结果证明nTron器件适用于读取SNSPD。3.设计并制备了一种新型多门控nTron器件,该器件在0.5μm2尺寸中包括12个输入端口和1个通道。利用这种新型器件设计出一种超低功耗和极小尺寸的nTron数字编码器,表征了该编码器具有大约18.9%的偏置区间、250 MHz的工作速度、75 ps的时间抖动和361 n W的功耗。4.设计了nTron放大接口,介绍了“T”型接口网络结构,验证了nTron放大接口与SNSPD的兼容性,成功实现了对SNSPD响应光子的信号的数字放大。利用nTron编码器对SNSPD阵列实现了多路读出,SNSPD阵列中的每一个像元的地址信息通过nTron编码器转换成4-bit的二进制输出,同时保留了SNSPD光子到达的时间精度。
薛妙莹[10]（2019）在《抗辐照四通道高速串并转换接口SerDes物理编码子层设计》文中研究说明高速串并转换接口SerDes（SERializer/DESerializer）是一种是采用时分多路复用（TDM）、点对点的通信技术,它可在发送端把多路低速并行信号转换成高速串行信号,经过传输媒介（光缆或铜线）传递,最后在接收端再将高速串行信号重新转换成低速并行信号。单粒子翻转效应和单粒子瞬态效应往往会导致太空中工作的SerDes电路发出的串行数据出现连续多位数据误码,大大增加高速数据传输系统的误码率,降低数据传输能力。因此,开展抗辐照SerDes电路设计的研究十分有意义。本文以抗辐照四通道SerDes IP为基础,对其物理编码子层设计进行了研究,为其增加了8b/10b编解码功能、四通道对齐功能和抗辐照编解码功能,进一步提升了SerDes的功能和抗辐照能力,最终可得到一个抗辐照四通道高速串并接口SerDes。本文依据8b/10b编解码的基本原理,设计并实现了可支持最高16位并行数据的8b/10b编解码电路。首先分别设计了编码电路和解码电路的电路结构,确定了其工作机制,分析了子模块之间重要信号的交互,再分别对具体的编解码子模块进行电路设计,最终实现了数据位宽可支持16位和8位两种工作模式的8b/10b编解码电路。本文依据四通道对齐电路的原理,实现了四通道对齐电路。首先设计了通道对齐电路的电路结构,确定了其不同的工作模式以及工作机制,再对重点模块FIFO以及状态机进行了分析和设计。最终实现了数据位宽可支持16位和8位两种工作模式、对齐通道数目可支持1X、2X、4X三种工作模式的四通道对齐电路。本文针对高速串行接口在单粒子效应影响下会发生连续多位数据出错的问题,提出了一种新型抗辐照编解码方案。介绍了抗辐照编解码方案的原理、详细讲述了数据收发流程以及工作流程。在编解码方案的电路实现中,分别讲述了其电路结构设计和工作机制,并对其重点子模块同步FIFO、异步FIFO以及解码电路中的边界对齐模块进行了详细介绍。另外,对该方案的优缺点也进行了分析和讨论。对比了该编解码方案与三模冗余电路的优缺点,同时讨论了该编解码方案对直流均衡的影响。最终实现了一种可消除连续20位错的SerDes抗辐照编解码电路。本文还设计了抗辐照四通道SerDes芯片顶层,将本文设计的三种功能结合已有的SerDes IP构造出完整芯片,并对其整体功能进行了验证。最终实现了一个具有8b/10b编解码、四通道对齐、抗辐照编解码功能的抗辐照SerDes。本论文均采用Verilog HDL语言实现各个模块的RTL级电路功能设计;利用NC-Verilog工具搭建仿真平台,完成了对全芯片功能的验证。
二、0.6μm CMOS工艺串行接口电路设计（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、0.6μm CMOS工艺串行接口电路设计（论文提纲范文）
（1）28nm工艺FPGA的嵌入式19M-800MHz可配置电荷泵锁相环设计研究（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 课题的来源 |
| 1.1.1 课题的来源 |
| 1.1.2 课题的研究背景 |
| 1.1.3 选题意义与设计指标 |
| 1.2 国内外发展现状 |
| 1.2.1 FPGA概述及国内外研究现状 |
| 1.2.2 锁相环概述及国内外研究现状 |
| 1.3 论文的主要研究内容与创新点 |
| 1.4 论文的结构 |
| 2 锁相环的工作原理和建模分析 |
| 2.1 锁相环的基本结构 |
| 2.2 电荷泵锁相环的建模分析 |
| 2.2.1 鉴频鉴相器以及电荷泵的传输特性 |
| 2.2.2 环路滤波器的传输特性 |
| 2.2.3 压控振荡器的传输特性 |
| 2.2.4 分频器的传输特性 |
| 2.2.5 锁相环系统传输特性分析 |
| 2.3 锁相环的噪声分析 |
| 2.4 本章小结 |
| 3 锁相环基本模块 |
| 3.1 鉴相器 |
| 3.1.1 乘法器 |
| 3.1.2 异或门 |
| 3.1.3 JK触发器型鉴相器 |
| 3.1.4 鉴频鉴相器 |
| 3.2 电荷泵 |
| 3.3 环路滤波器 |
| 3.4 压控振荡器 |
| 3.5 分频器 |
| 3.6 本章小结 |
| 4 锁相环模块设计 |
| 4.1 锁相环整体结构设计 |
| 4.2 可配置鉴频鉴相器 |
| 4.3 可配置电荷泵设计 |
| 4.4 可配置环路滤波器 |
| 4.5 压控振荡器 |
| 4.6 放大整形电路 |
| 4.7 可配置分频器 |
| 4.8 可配置锁定检测电路 |
| 4.9 预启动机制 |
| 4.9.1 预充电电路 |
| 4.9.2 频率检测电路 |
| 4.10 动态重配置电路 |
| 4.11 本章小结 |
| 5 锁相环版图实现和仿真分析 |
| 5.1 锁相环版图设计 |
| 5.2 锁相环个模块仿真结果 |
| 5.2.1 鉴频鉴相器的仿真 |
| 5.2.2 电荷泵的仿真 |
| 5.2.3 压控振荡器的仿真 |
| 5.2.4 分频器的仿真 |
| 5.2.5 锁定检测电路的仿真 |
| 5.2.6 预启动电路的仿真 |
| 5.2.7 动态重配置电路的仿真 |
| 5.3 锁相环整体后仿真 |
| 5.3.1 仿真向量1 |
| 5.3.2 仿真向量2 |
| 5.3.3 仿真向量3 |
| 5.3.4 仿真向量4和5 |
| 5.3.5 仿真向量6 |
| 5.4 本章小结 |
| 6 锁相环板级测试 |
| 6.1 测试环境 |
| 6.2 测试结果 |
| 6.2.1 多路时钟输出的测试结果 |
| 6.2.2 低频输出的测试结果 |
| 6.2.3 高频输出的测试结果 |
| 6.2.4 鉴频鉴相器最大输入的测试结果 |
| 6.2.5 输出时钟抖动的测试结果 |
| 6.2.6 动态重配置测试结果 |
| 6.2.7 测试结果分析 |
| 6.3 本章小结 |
| 结论 |
| 参考文献 |
| 攻读硕士学位期间发表学术论文情况 |
| 致谢 |
（2）CMOS图像传感器高速接口收发器设计（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究动态 |
| 1.3 本文研究内容 |
| 1.4 论文结构 |
| 2 基本理论和问题分析 |
| 2.1 SerDes基本结构和原理 |
| 2.2 SerDes架构及应用 |
| 2.2.1 并行时钟SerDes |
| 2.2.2 嵌入式时钟位SerDes |
| 2.2.3 8b/10b SerDes |
| 2.2.4 位交错SerDes |
| 2.2.5 SerDes架构对比 |
| 2.3 信号完整性问题 |
| 2.3.1 传输线损耗 |
| 2.3.2 信号反射 |
| 2.3.3 码间串扰 |
| 2.4 本章小结 |
| 3 系统设计方案 |
| 3.1 系统设计方案 |
| 3.2 接口驱动技术 |
| 3.2.1 低压差分信号驱动技术 |
| 3.2.2 SLVS技术标准 |
| 3.2.3 SLVS技术特点 |
| 3.3 时序模块基本单元 |
| 3.4 本章小结 |
| 4 发送器与接收器设计 |
| 4.1 发送器电路框架 |
| 4.2 驱动电路的设计 |
| 4.2.1 整体驱动电路 |
| 4.2.2 预驱动电路 |
| 4.2.3 缓冲电路设计 |
| 4.2.4 SLVS驱动电路模式 |
| 4.2.5 核心驱动电路设计 |
| 4.2.6 基准共模电平电路设计 |
| 4.2.7 共模偏置支路设计 |
| 4.2.8 共模反馈电路设计 |
| 4.2.9 驱动电路简化结构 |
| 4.3 并串转换电路设计 |
| 4.3.1 总体设计 |
| 4.3.2 5:1 并转串设计 |
| 4.3.3 2:1 并转串设计 |
| 4.3.4 传输门结构 |
| 4.3.5 TSPC触发器简化结构 |
| 4.3.6 时钟控制模块 |
| 4.4 偏置电路设计 |
| 4.4.1 偏置电流源 |
| 4.4.2 带隙基准源 |
| 4.4.3 由基准产生的偏置 |
| 4.5 接收器设计 |
| 4.6 本章小结 |
| 5 仿真验证与版图 |
| 5.1 发送器模块仿真 |
| 5.1.1 时钟控制模块验证 |
| 5.1.2 并串转换模块验证 |
| 5.1.3 预驱动模块验证 |
| 5.1.4 驱动模块的验证 |
| 5.1.5 整体发送端模块验证 |
| 5.2 接收器仿真验证 |
| 5.3 版图设计 |
| 5.4 版图后仿 |
| 5.5 本章小结 |
| 6 总结与展望 |
| 6.1 总结 |
| 6.1.1 工作总述 |
| 6.1.2 工作评价 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
（3）低功耗LVDS收发器及高速CML发送器的设计（论文提纲范文）
| 摘要 |
| abstract |
| 引言 |
| 0.1 课题研究背景和意义 |
| 0.2 高速接口研究现状 |
| 0.3 本文内容和结构 |
| 第1章 高速接口技术 |
| 1.1 差分信号 |
| 1.2 LPECL技术 |
| 1.3 LVDS技术 |
| 1.4 CML技术 |
| 1.5 本章小结 |
| 第2章 LVDS接口电路设计 |
| 2.1 LVDS收发器整体设计 |
| 2.2 基准电压源设计 |
| 2.3 基准电流源电路设计 |
| 2.4 LVDS发送器电路设计 |
| 2.4.1 信号转换电路 |
| 2.4.2 发送器主体电路设计 |
| 2.4.3 发送器使能控制设计 |
| 2.5 LVDS接收器设计 |
| 2.6 ESD保护 |
| 2.7 本章小结 |
| 第3章 LVDS接口版图设计及实现 |
| 3.1 版图设计规则 |
| 3.2 LVDS收发器版图设计与后仿真 |
| 3.2.1 带隙基准模块版图设计与后仿真 |
| 3.2.2 发送器模块版图设计与后仿真 |
| 3.2.3 接收器模块版图设计与后仿真 |
| 3.2.4 LVDS整体版图设计与后仿真 |
| 3.3 本章小结 |
| 第4章 CML结构发送器设计 |
| 4.1 CML发送端设计 |
| 4.2 预驱动电路设计 |
| 4.3 发送端均衡技术 |
| 4.4 输出端交流耦合 |
| 4.5 本章小结 |
| 第5章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 致谢 |
| 参考文献 |
| 攻读学位期间发表的学术论文及参加科研情况 |
（4）基于硅基光电微显示像素阵列的驱动电路设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 引言 |
| 1.2 微显示技术简介 |
| 1.3 LED微显示的研究进展 |
| 1.4 本论文的结构安排 |
| 第二章 可集成的硅基光源设计 |
| 2.1 硅基发光器件综述 |
| 2.1.1 硅基光源的理论研究基础 |
| 2.1.2 CMOS型硅基光源研究进展 |
| 2.1.3 PN结发光原理简介 |
| 2.2 可集成的硅基光源设计 |
| 2.3 可集成的硅基光源流片与性能验证 |
| 2.4 本章小结 |
| 第三章 像素结构及其阵列驱动设计 |
| 3.1 像素驱动方式 |
| 3.1.1 像素驱动方式介绍 |
| 3.1.2 像素驱动方式总结 |
| 3.2 像素驱动电路设计 |
| 3.2.1 像素驱动电路工作原理 |
| 3.2.2 低压共源共栅电流镜及其偏置要求 |
| 3.2.3 扫描Buffer |
| 3.3 行列驱动电路设计 |
| 3.3.1 像素阵列设计 |
| 3.3.2 SPI通信协议 |
| 3.3.3 行列驱动时序逻辑设计 |
| 3.3.4 行列驱动时序逻辑仿真验证 |
| 3.4 本章小结 |
| 第四章 驱动电路PCB板 |
| 4.1 微显示芯片封装 |
| 4.2 PCB原理图设计 |
| 4.2.1 USB串行接口设计 |
| 4.2.2 电平转换设计 |
| 4.3 PCB制作 |
| 4.4 本章小结 |
| 第五章 FPGA驱动时序逻辑设计与系统验证 |
| 5.1 FPGA驱动时序逻辑设计 |
| 5.1.1 FPGA及配套软件介绍 |
| 5.1.2 图像处理与数据存储模块 |
| 5.1.3 时钟模块 |
| 5.1.4 时序控制模块 |
| 5.1.5 FPGA驱动时序逻辑仿真 |
| 5.2 系统验证 |
| 5.2.1 系统功能验证 |
| 5.2.2 系统性能测试 |
| 5.3 本章小结 |
| 第六章 全文总结与展望 |
| 6.1 全文总结 |
| 6.2 后续工作展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（5）面向100G/400GbE的有线传输链路关键技术研究与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 缩略词表 |
| 第1章 绪论 |
| 1.1 课题背景及研究意义 |
| 1.2 国内外研究现状 |
| 1.2.1 链路模型研究 |
| 1.2.2 PCS/PMA研究 |
| 1.3 论文组织结构和创新点 |
| 参考文献 |
| 第2章 100G/400G以太网标准及物理层结构 |
| 2.1 以太网标准发展历程 |
| 2.2 400G以太网标准 |
| 2.2.1 物理层命名规范 |
| 2.2.2 100GbE物理层规范 |
| 2.2.3 400GbE物理层规范 |
| 2.3 以太网物理层体系结构 |
| 2.4 PCS简介 |
| 2.4.1 PCS主要功能 |
| 2.4.2 256B/257B转码 |
| 2.4.3 轮询分发 |
| 2.4.4 RS(544,514) |
| 2.4.5 交织技术 |
| 2.5 PMA |
| 2.5.1 主要功能 |
| 2.5.2 扩展功能 |
| 2.5.2.1 均衡技术 |
| 2.5.2.2 PAM4 信号 |
| 2.6 本章小结 |
| 参考文献 |
| 第3章 基于IBIS-AMI的 PAM4 串行链路研究 |
| 3.1 高速串行链路的IBIS-AMI模型 |
| 3.1.1 PAM4 串行链路结构 |
| 3.1.2 信道特性 |
| 3.1.3 IBIS-AMI简介 |
| 3.1.4 PAM4 IBIS-AMI模型构建 |
| 3.2 PAM4 串行链路仿真及结果分析 |
| 3.2.1 仿真平台及仿真参数 |
| 3.2.2 结果分析 |
| 3.3 本章小结 |
| 参考文献 |
| 第4章 DFE错误传播对PAM4 链路的影响 |
| 4.1 DFE错误传播原理与分析 |
| 4.1.1 错误传播原理 |
| 4.1.2 NRZ和 PAM4 错误传播比较 |
| 4.2 不同长度突发错误概率的研究 |
| 4.2.1 理论推导 |
| 4.2.2 仿真分析 |
| 4.3 错误传播对BER的影响 |
| 4.3.1 错误传播下的BER |
| 4.3.2 FEC对 BER的改善 |
| 4.4 400GbE的FEC交织技术 |
| 4.4.1 RS交织 |
| 4.4.2 不同交织方案的FEC错误符号概率 |
| 4.4.3 几种交织方式的性能仿真 |
| 4.4.4 硬件复杂度分析 |
| 4.5 本章小结 |
| 参考文献 |
| 第5章 高性能DFE设计与实现 |
| 5.1 电路总体结构 |
| 5.2 电路设计 |
| 5.2.1 D触发器 |
| 5.2.2 乘加器 |
| 5.2.3 自适应电路 |
| 5.2.3.1 S-S LMS自适应 |
| 5.2.3.2 模拟LMS自适应 |
| 5.2.4 自适应电路的参数优化 |
| 5.3 仿真与测试 |
| 5.3.1 电路后仿真 |
| 5.3.2 芯片测试 |
| 5.3.3 测试结果 |
| 5.4 本章小结 |
| 参考文献 |
| 第6章 400GbE物理层交织电路设计与实现 |
| 6.1 PHY整体结构 |
| 6.2 交织器前端设计 |
| 6.2.1 总体结构 |
| 6.2.2 PRBS生成器 |
| 6.2.3 功能仿真 |
| 6.2.4 逻辑综合 |
| 6.3 后端设计 |
| 6.3.1 布局布线 |
| 6.3.1.1 电源规划 |
| 6.3.1.2 时钟树综合 |
| 6.3.1.3 布线 |
| 6.3.1.4 静态时序分析 |
| 6.3.2 系统后仿真 |
| 6.4 芯片测试 |
| 6.4.1 芯片版图 |
| 6.4.2 测试结果 |
| 6.5 本章小结 |
| 参考文献 |
| 第7章 应用于400GbE的时钟电路设计及实现 |
| 7.1 时钟电路总体结构 |
| 7.2 设计考虑 |
| 7.3 电路设计 |
| 7.3.1 PFD设计 |
| 7.3.2 CP设计 |
| 7.3.3 VCO设计 |
| 7.3.4 LPF设计 |
| 7.3.5 分频器设计 |
| 7.4 仿真及芯片测试 |
| 7.4.1 电路后仿真 |
| 7.4.2 芯片测试 |
| 7.4.3 测试结果 |
| 7.5 本章小结 |
| 参考文献 |
| 第8章 25Gb/s16:1 复接器设计及仿真 |
| 8.1 总体结构 |
| 8.2 电路设计 |
| 8.2.1 复接单元设计 |
| 8.2.2 锁存器 |
| 8.2.3 选择器 |
| 8.2.4 逻辑转换电路 |
| 8.2.5 时钟缓冲电路 |
| 8.3 电路仿真 |
| 8.4 本章小结 |
| 参考文献 |
| 第9章 总结与展望 |
| 9.1 总结 |
| 9.2 展望 |
| 攻读博士学位期间发表的论文 |
| 致谢 |
（6）基于UVM的JESD204B高速串行接口的设计与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外研究现状 |
| 1.2.1 国内外数模转换器研究现状 |
| 1.2.2 国内外JESD204B研究现状 |
| 1.2.3 国内外UVM仿真环境的研究现状 |
| 1.3 本文主要研究内容 |
| 第2章 JESD204B接口协议研究 |
| 2.1 JESD204B协议简介 |
| 2.2 传输层设计原理 |
| 2.2.1 链路配置参数 |
| 2.3 数据链路层设计原理 |
| 2.3.1 同步与对齐 |
| 2.3.2 确定性延迟 |
| 2.3.3 8B/10B解码 |
| 2.3.4 解扰 |
| 2.4 小结 |
| 第3章 JESD204B接收端设计 |
| 3.1 8GS/s-14bit DAC芯片介绍 |
| 3.2 数据链路层设计 |
| 3.2.1 8b/10b解码设计 |
| 3.2.2 同步对齐设计 |
| 3.3 数据传输电路设计 |
| 3.4 实际的电路划分 |
| 3.4.1 整体顶层电路划分 |
| 3.4.2 数字部分电路划分 |
| 3.5 小结 |
| 第4章 UVM仿真方法 |
| 4.1 UVM简介 |
| 4.2 搭建的UVM仿真环境 |
| 4.3 JESD204B设计仿真 |
| 4.4 小结 |
| 第5章 JESD204B接收端电路实现与测试 |
| 5.1 JESD204B接收端数字版图设计 |
| 5.1.1 逻辑综合 |
| 5.1.2 数字后端版图设计及验证 |
| 5.2 DAC芯片测试 |
| 5.3 小结 |
| 第6章 总结与展望 |
| 参考文献 |
| 致谢 |
| 作者简历及攻读学位期间发表的学术论文与研究成果 |
（7）JESD204B发送端高速串行接口在ASIC中的设计与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 本课题研究现状 |
| 1.2.1 高速高精度模数转换器研究现状 |
| 1.2.2 JESD204发展历程及现状 |
| 1.3 研究内容及工作安排 |
| 第2章 JESD204B技术分析 |
| 2.1 JESD204B标准原理 |
| 2.2 传输层及参数配置 |
| 2.3 数据链路层 |
| 2.3.1 扰码模块 |
| 2.3.2 同步与对齐 |
| 2.3.3 8B10B编码 |
| 2.3.4 确定性延迟 |
| 2.4 本章小结 |
| 第3章 JESD204B发送端电路设计 |
| 3.1 数据传输电路设计 |
| 3.2 链路层电路设计 |
| 3.2.1 同步电路设计 |
| 3.2.2 8B10B编码电路设计 |
| 3.3 本章小结 |
| 第4章 JESD204B发送端在ASIC中的实现 |
| 4.1 3GSps-12bit ADC芯片介绍 |
| 4.2 JESD204B发送端顶层电路设计 |
| 4.3 JESD204B发送端数字版图设计 |
| 4.3.1 逻辑综合 |
| 4.3.2 版图设计 |
| 4.4 本章小结 |
| 第5章 JESD204B在ADC中应用的测试与验证 |
| 5.1 ADC芯片性能验证 |
| 5.1.1 验证方法 |
| 5.1.2 性能指标 |
| 5.2 确定性延迟验证 |
| 5.3 本章小结 |
| 第6章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
| 作者简历及攻读学位期间发表的学术论文与研究成果 |
（8）基于ESIstream协议的高速SerDes接口设计（论文提纲范文）
| 摘要 |
| Abstract |
| 注释表 |
| 第1章 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.2.1 国外研究现状 |
| 1.2.2 国内研究现状 |
| 1.3 本文主要工作与论文安排 |
| 第2章 数据转换器常用的接口技术 |
| 2.1 几种典型数据转换器输出驱动器 |
| 2.1.1 CMOS输出驱动器 |
| 2.1.2 LVDS输出驱动器 |
| 2.1.3 CML输出驱动器 |
| 2.2 JESD204系列高速串行接口 |
| 2.3 高速串行接口在数据转换器中的应用 |
| 2.4 本章小结 |
| 第3章 ESIstream协议解析 |
| 3.1 ESIstream协议概述 |
| 3.2 收发端结构图 |
| 3.2.1 TX结构图 |
| 3.2.2 RX结构图 |
| 3.3 加扰原理 |
| 3.3.1 LFSR设计原理 |
| 3.3.2 LFSR方程式 |
| 3.4 14B/16B编解码 |
| 3.5 链路同步 |
| 3.6 确定性延迟 |
| 3.6.1 单通道系统确定性延迟 |
| 3.6.2 多通道系统确定性延迟 |
| 3.7 本章小结 |
| 第4章 基于ESIstream协议的收发端电路设计与仿真 |
| 4.1 收发端整体框架 |
| 4.2 发送端电路设计与仿真 |
| 4.2.1 发送端链路同步电路设计与仿真 |
| 4.2.2 加扰电路设计与仿真 |
| 4.2.3 14B/16B编码电路设计与仿真 |
| 4.3 接收端电路设计与仿真 |
| 4.3.1 同步序列的检测电路设计与仿真 |
| 4.3.2 14B/16B解码电路设计与仿真 |
| 4.3.3 解扰电路的设计与仿真 |
| 4.3.4 接收端多通道同步的实现与仿真 |
| 4.4 发送端与接收端电路整体电路仿真 |
| 4.5 本章小结 |
| 第5章 收发端电路的逻辑综合 |
| 5.1 ASIC设计流程分析 |
| 5.2 收发端电路的逻辑综合 |
| 5.3 本章小结 |
| 第6章 总结与展望 |
| 6.1 本文工作总结 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
| 附录 收发端电路部分模块Verilog代码 |
| 攻读硕士学位期间从事的科研工作及取得的成果 |
（9）超导纳米线逻辑器件的研究与应用（论文提纲范文）
| 中文摘要 |
| 英文摘要 |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.2 超导数字电路 |
| 1.2.1 超导数字电路发展史 |
| 1.2.2 超导数字电路国内外研究现状 |
| 1.3 本论文的主要工作 |
| 第二章 nTron基本简介 |
| 2.1 nTron工作原理及响应模型 |
| 2.1.1 nTron工作原理 |
| 2.1.2 nTron电热响应模型 |
| 2.2 nTron性能指标 |
| 2.3 器件的制备工艺 |
| 2.3.1 器件薄膜制备条件 |
| 2.3.2 纳米线条的制备 |
| 2.3.3 电极的制备 |
| 2.4 SPICE建模仿真 |
| 2.5 nTron的功能性表征 |
| 2.5.1 I-V曲线表征 |
| 2.5.2 直流特征曲线表征 |
| 2.6 本章小结 |
| 第三章 nTron响应机制研究 |
| 3.1 概述 |
| 3.2 nTron的几何结构 |
| 3.3 nTron的工作机制 |
| 3.4 nTron的性能表征 |
| 3.4.1 误码率测试系统 |
| 3.4.2 增益和grey zone |
| 3.4.3 时间抖动 |
| 3.4.4 速度和功耗 |
| 3.5 nTron基础逻辑门的设计 |
| 3.5.1 “或”门功能验证 |
| 3.5.2 “与”门功能验证 |
| 3.5.3 “非”门功能验证 |
| 3.6 本章小结 |
| 第四章 nTron编码器的设计 |
| 4.1 概述 |
| 4.2 多门控nTron的设计 |
| 4.3 nTron编码器的组成 |
| 4.4 nTron编码器的偏置区间 |
| 4.5 nTron编码器的工作模式 |
| 4.6 nTron编码器的速度和时间抖动 |
| 4.7 nTron编码器的功耗 |
| 4.8 本章小结 |
| 第五章 nTron编码器读出SNSPD阵列 |
| 5.1 概述 |
| 5.2 SNSPD简介 |
| 5.2.1 SNSPD现状 |
| 5.2.2 SNSPD工作原理 |
| 5.3 SNSPD读出现状 |
| 5.3.1 单个SNSPD的读出电路 |
| 5.3.2 SNSPD阵列的读出电路 |
| 5.4 nTron放大电路 |
| 5.4.1 放大电路中nTron器件 |
| 5.4.2 放大电路中隔离电路 |
| 5.4.3 放大电路与SNSPD兼容性 |
| 5.5 nTron放大电路仿真与测试 |
| 5.5.1 放大电路仿真 |
| 5.5.2 放大电路测试 |
| 5.6 nTron编码器读出SNSPD阵列 |
| 5.7 本章小结 |
| 第六章 总结和展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 发表论文与申请专利 |
| 致谢 |
（10）抗辐照四通道高速串并转换接口SerDes物理编码子层设计（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 背景及研究意义 |
| 1.1.1. 高速串并转换接口技术 |
| 1.1.2. 空间辐射效应 |
| 1.2 国内外研究现状 |
| 1.3 本文主要工作 |
| 1.4 论文组织结构 |
| 第二章 8b/10b编解码电路的设计与实现 |
| 2.1 8b/10b编解码原理 |
| 2.2 8b/10b编解码结构设计 |
| 2.2.1 功能说明及结构设计 |
| 2.2.2 顶层模块端口说明 |
| 2.3 8b/10b编解码子模块设计 |
| 2.3.1 8b/10b编码子模块设计 |
| 2.3.2 8b/10b解码子模块设计 |
| 2.4 仿真验证 |
| 2.5 小结 |
| 第三章 四通道对齐电路的设计与实现 |
| 3.1 四通道对齐原理 |
| 3.2 四通道对齐电路结构设计 |
| 3.2.1 功能说明及结构设计 |
| 3.2.2 顶层模块端口说明 |
| 3.3 四通道对齐电路子模块设计 |
| 3.3.1 四通道对齐电路FIFO设计 |
| 3.3.2 四通道对齐电路状态机设计 |
| 3.4 仿真验证 |
| 3.5 小结 |
| 第四章 抗辐照编解码方案的设计与实现 |
| 4.1 抗辐照编解码方案原理 |
| 4.2 抗辐照编解码方案工作机制 |
| 4.2.1 编解码方案数据收发流程 |
| 4.2.2 编解码方案工作流程 |
| 4.3 编码电路设计 |
| 4.3.1 编码电路结构设计 |
| 4.3.2 编码电路顶层模块端口说明 |
| 4.3.3 编码电路子模块FIFO设计 |
| 4.4 解码电路设计 |
| 4.4.1 解码电路结构设计 |
| 4.4.2 解码电路顶层模块端口说明 |
| 4.4.3 解码电路子模块边界识别模块设计 |
| 4.4.4 解码电路子模块FIFO设计 |
| 4.5 仿真验证 |
| 4.6 结果讨论与分析 |
| 4.6.1 模拟实验与分析 |
| 4.6.2 直流均衡要求的影响 |
| 4.6.3 硬件评估 |
| 4.7 小结 |
| 第五章 抗辐照四通道SerDes芯片顶层设计与验证 |
| 5.1 抗辐照四通道SerDes芯片顶层设计 |
| 5.1.1 抗辐照四通道SerDes芯片结构设计 |
| 5.1.2 抗辐照四通道SerDes芯片顶层端口说明 |
| 5.2 仿真验证 |
| 5.3 小结 |
| 第六章 总结和展望 |
| 6.1 本文工作总结 |
| 6.2 工作展望及不足 |
| 参考文献 |
| 致谢 |
| 作者简介 |
四、0.6μm CMOS工艺串行接口电路设计（论文参考文献）
- [1]28nm工艺FPGA的嵌入式19M-800MHz可配置电荷泵锁相环设计研究[D]. 单程奕. 中国运载火箭技术研究院, 2021(02)
- [2]CMOS图像传感器高速接口收发器设计[D]. 曲振华. 大连理工大学, 2021(01)
- [3]低功耗LVDS收发器及高速CML发送器的设计[D]. 许强. 辽宁大学, 2021(12)
- [4]基于硅基光电微显示像素阵列的驱动电路设计[D]. 许栋梁. 电子科技大学, 2021(01)
- [5]面向100G/400GbE的有线传输链路关键技术研究与实现[D]. 展永政. 东南大学, 2021(02)
- [6]基于UVM的JESD204B高速串行接口的设计与实现[D]. 袁晓伟. 中国科学院大学(中国科学院人工智能学院), 2020(01)
- [7]JESD204B发送端高速串行接口在ASIC中的设计与实现[D]. 兰小东. 中国科学院大学(中国科学院人工智能学院), 2020(01)
- [8]基于ESIstream协议的高速SerDes接口设计[D]. 吴燕青. 重庆邮电大学, 2020(02)
- [9]超导纳米线逻辑器件的研究与应用[D]. 郑凯. 南京大学, 2020(02)
- [10]抗辐照四通道高速串并转换接口SerDes物理编码子层设计[D]. 薛妙莹. 西安电子科技大学, 2019(02)
标签：锁相环论文; jesd204b论文; 驱动电路论文; 时钟同步论文; 时钟信号论文;